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divded-VHDL
- 一个简单的ＶＨＤＬ分频模块，可以嵌套自己的子程序实现任意分频-a simple VHDL-frequency module, which can be nested subroutine achieve their arbitrary frequency -
fenpin(vhdl)
- 使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供 初学者参考-prepared by the use of VHDL-frequency procedures can make even the random frequency, the procedures are simple and easy to understand. reference for beginners
VHDL-six
- 用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。-VHDL six minutes frequency, and has been through translation, and simulation. From this we can draw a number at random dual frequency.
VHDL-3fenpindianlu
- 该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!-the procedures used VHDL hardware descr iption language, prepared debugging has passed, After running third frequency can be realized, so software designed to replace the hardware de
VHDL
- VHD设计实例8位加法器的设计分频电路数字秒表的设计
vhdl
- VHDL是Very High Speed Integrated Circuit Hardware Descr iption Language的缩写， 意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可以当作文件一样来存储。随着现代技术的发展，这种语言的效益与作用日益明显，每年均能够以超过30％的速度快速成长。 这次毕
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
epiano.vhdl
- 电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
VHDL
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。
VHDL
- 实现任意小数分频的VHDL源代码，方便，快捷，提供丰富的资料可供参考，希望大家喜欢
电子钟VHDL
- 这是一个电子钟的VHDL源程序、包括分频、秒计时、分计时、时计时、数码管显示、较时等部分
使用VHDL进行分频器设计
- 详细介绍了利用vhdl实现小数整数分数及不通占空比分频的方法
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
FPGA_nCLK.rar
- VHDL语言的高频时钟分频模块。一种新的分频器实现方法。,VHDL language at the high-frequency clock frequency modules. Divider to achieve a new method.
zhuanpan.rar
- 增量式光电编码器输出四分频脉冲计数，分别为A，B两路信号,Incremental optical encoder pulse count output frequency of a quarter, namely A, B two-way signal
dled.rar
- VHDL语言，动态数码管扫描显示。包含分频程序和扫描键盘程序。,VHDL language, dynamic digital tube display scan. Frequency Division contains the procedures and procedures for scanning the keyboard.
VHDL_procedures.rar
- VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱,VHDL procedures are in place to allow the voice of music The buzzer sounded a circuit design that several sub-modules to the ma
DIV
- 占空比为50%的七分频电路，实用基于VHDL语言，仿真工具是ISE(Duty cycle of 50% of the seven frequency circuit)
VHDL二路洗衣机系统设计
- 洗衣机的系统设计，VHDL语言编写，采用VHDL模块化的设计方法来进行洗衣机控制器的设计，即自顶向下，从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块.最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本控制器基本功能描述洗衣机控制器可工作于五种模式下:单洗涤、单漂洗、单脱水、漂洗十脱水、洗涤十漂洗+脱水，可以使洗衣机控制器工作在任意一种模式，并显示出洗衣机的工作状态和剩余工作时间，在剩余时间结束后有报警声提示使用者，并且可实现暂停洗衣和继续的功能，此外，加入附加功能，可自选